Synopsis
L'empilage 3D de dispositifs logiques et de mémoire est essentiel pour maintenir la loi de Moore. Dans l'intégration 3D, les périphériques de mémoire peuvent être empilés sur le dessus des processeurs. L'architecture de mémoire 3D basée sur TSV permet la réutilisation de matrices logiques avec plusieurs couches de mémoire. La mémoire 3D conventionnelle souffre de la vitesse, de la puissance et du rendement en raison de la charge parasite importante des variations TSV et PVT de couche transversale. Afin de surmonter ces limitations, ce papier présente la conception physique d'une architecture semi-maître-esclave (SMS) de la SRAM 3D qui fournit une interface logique-SRAM à charge constante sur diverses couches empilées et une haute tolérance aux variations de PVT multicouches est introduite. Le schéma SMS est combiné avec un différentiel TSV (STDT) auto-temporisé utilisant un schéma de suivi de charge TSV pour obtenir une petite oscillation de tension TSV pour supprimer les surcharges de puissance et de vitesse de la communication de signal TSV transversale résultant de grandes charges parasites TSV dans les conceptions UMCP avec des couches empilées évolutives et des E/S larges. Cela fournit une plate-forme de capacité mémoire universelle.
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Performance Evaluation of 3D SRAM Architecture using Coaxial TSV
Edité par
LAP Lambert Academic Publishing Jul 2015, 2015
ISBN 10 : 3659746495
ISBN 13 : 9783659746499
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Taschenbuch. Etat : Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -3D stacking of logic and memory devices is essential to keep the Moore's law ticking. In 3D integration, memory devices can be stacked on the top of processors. TSV based 3D memory architecture enables the reuse of logic dies with multiple memory layers. Conventional 3D memory suffer from speed, power and yield overhead due to large parasitic load of TSV and cross layer PVT variations. In order to overcome these limitations, this paper the physical design of a semi master-slave (SMS) architecture of 3D SRAM which provides a constant-load logic-SRAM interface across various stacked layers and high tolerance for variations in cross-layer PVT is introduced. The SMS scheme is combined with self-timed differential-TSV (STDT) employing a TSV-load tracking scheme to achieve small TSV voltage swing for suppressing power and speed overheads of cross-layer TSV signal communication resulting from large TSV parasitic loads in UMCP designs with scalable stacked layers and wide IO. This provides a universal memory capacity platform. 68 pp. Englisch. N° de réf. du vendeur 9783659746499
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Performance Evaluation of 3D SRAM Architecture using Coaxial TSV
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LAP LAMBERT Academic Publishing, 2015
ISBN 10 : 3659746495
ISBN 13 : 9783659746499
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Etat : New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Autor/Autorin: Prasath R. ArunR. Arun Prasath, Faculty in the Department of Electronics and Communication Engineering at Anna University Regional Office, Madurai. Currently pursuing his Ph.D under faculty of Information and Communication Engineerin. N° de réf. du vendeur 158224315
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Performance Evaluation of 3D SRAM Architecture using Coaxial TSV
Edité par
LAP LAMBERT Academic Publishing Jun 2015, 2015
ISBN 10 : 3659746495
ISBN 13 : 9783659746499
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Taschenbuch. Etat : Neu. This item is printed on demand - Print on Demand Titel. Neuware -3D stacking of logic and memory devices is essential to keep the Moore¿s law ticking. In 3D integration, memory devices can be stacked on the top of processors. TSV based 3D memory architecture enables the reuse of logic dies with multiple memory layers. Conventional 3D memory suffer from speed, power and yield overhead due to large parasitic load of TSV and cross layer PVT variations. In order to overcome these limitations, this paper the physical design of a semi master-slave (SMS) architecture of 3D SRAM which provides a constant-load logic-SRAM interface across various stacked layers and high tolerance for variations in cross-layer PVT is introduced. The SMS scheme is combined with self-timed differential-TSV (STDT) employing a TSV-load tracking scheme to achieve small TSV voltage swing for suppressing power and speed overheads of cross-layer TSV signal communication resulting from large TSV parasitic loads in UMCP designs with scalable stacked layers and wide IO. This provides a universal memory capacity platform.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 68 pp. Englisch. N° de réf. du vendeur 9783659746499
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Performance Evaluation of 3D SRAM Architecture using Coaxial TSV : Research Perspective
Edité par
LAP Lambert Academic Publishing, 2015
ISBN 10 : 3659746495
ISBN 13 : 9783659746499
Neuf
Taschenbuch
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Taschenbuch. Etat : Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - 3D stacking of logic and memory devices is essential to keep the Moore's law ticking. In 3D integration, memory devices can be stacked on the top of processors. TSV based 3D memory architecture enables the reuse of logic dies with multiple memory layers. Conventional 3D memory suffer from speed, power and yield overhead due to large parasitic load of TSV and cross layer PVT variations. In order to overcome these limitations, this paper the physical design of a semi master-slave (SMS) architecture of 3D SRAM which provides a constant-load logic-SRAM interface across various stacked layers and high tolerance for variations in cross-layer PVT is introduced. The SMS scheme is combined with self-timed differential-TSV (STDT) employing a TSV-load tracking scheme to achieve small TSV voltage swing for suppressing power and speed overheads of cross-layer TSV signal communication resulting from large TSV parasitic loads in UMCP designs with scalable stacked layers and wide IO. This provides a universal memory capacity platform. N° de réf. du vendeur 9783659746499
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