IMPLEMENTAÇÃO DE UMA ARQUITECTURA DE NÚCLEO RISC DE 32 BITS DE ELEVADO DESEMPENHO - Couverture souple

ARRABOTU, CHANDRA SHAKER; RAJANI, M.; RAVI CHANDAN, D.

 
9786206245551: IMPLEMENTAÇÃO DE UMA ARQUITECTURA DE NÚCLEO RISC DE 32 BITS DE ELEVADO DESEMPENHO
Couverture souple
ISBN 10 : 6206245551 ISBN 13 : 9786206245551
Editeur : Edições Nosso Conhecimento, 2023

Synopsis

Este livro trata da conceção de um processador RISC utilizando a arquitetura pipelined. O pipelining de 5 fases é utilizado para melhorar a velocidade da operação. As 5 fases são Fetch, Decode, Execute, Memory e Write Back. O processo de conceção inclui várias técnicas de baixo consumo de energia a nível arquitetónico, o que prova que este método é mais eficiente do que as técnicas de redução de baixo consumo de energia no back-end. Os processadores incorporados de baixo consumo são utilizados numa grande variedade de aplicações, incluindo automóveis, telefones, câmaras digitais, impressoras e outros dispositivos semelhantes. A razão da sua ampla utilização reside no facto de serem pequenos, pelo que não ocupam muita área de matriz e o seu fabrico é económico. O baixo consumo de energia ajuda a reduzir a dissipação de calor, prolonga a vida útil da bateria e aumenta a fiabilidade do dispositivo.

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Éditeur
Edições Nosso Conhecimento
Date d'édition
2023
Langue
portugais
ISBN 10 
6206245551
ISBN 13 
9786206245551
Reliure
Broché
Nombre de pages
80
Coordonnées du fabricant
non disponible
Personne responsable
non disponible