Synopsis
Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo.
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IMPLEMENTAZIONE DI UN'ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI
Edité par
Edizioni Sapienza Jul 2023, 2023
ISBN 10 : 6206245756
ISBN 13 : 9786206245759
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Taschenbuch. Etat : Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo. 80 pp. Italienisch. N° de réf. du vendeur 9786206245759
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IMPLEMENTAZIONE DI UN ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI
Edité par
Edizioni Sapienza, 2023
ISBN 10 : 6206245756
ISBN 13 : 9786206245759
Neuf
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Etat : New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Autor/Autorin: ARRABOTU CHANDRA SHAKERChandra Shaker Arrabotu lavora attualmente come professore assistente presso il Dipartimento di Ingegneria elettronica e telematica dell Istituto di tecnologia e scienza G. Nararayanamma (per le donne) di Hyder. N° de réf. du vendeur 947515223
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IMPLEMENTAZIONE DI UN'ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI
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Edizioni Sapienza Jul 2023, 2023
ISBN 10 : 6206245756
ISBN 13 : 9786206245759
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Taschenbuch. Etat : Neu. This item is printed on demand - Print on Demand Titel. Neuware -Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo.VDM Verlag, Dudweiler Landstraße 99, 66123 Saarbrücken 80 pp. Italienisch. N° de réf. du vendeur 9786206245759
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IMPLEMENTAZIONE DI UN'ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI
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Taschenbuch. Etat : Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - Questo libro tratta della progettazione di un processore RISC utilizzando l'architettura pipelined. Il pipelining a 5 stadi viene utilizzato per migliorare la velocità delle operazioni. Le 5 fasi sono Fetch, Decode, Execute, Memory e Write Back. Il processo di progettazione comprende varie tecniche a basso consumo a livello architettonico, che dimostrano come questi metodi siano più efficienti delle tecniche di riduzione del consumo di back-end. I processori embedded a basso consumo sono utilizzati in un'ampia gamma di applicazioni, tra cui automobili, telefoni, fotocamere digitali, stampanti e altri dispositivi simili. Il motivo del loro ampio utilizzo è che sono di dimensioni ridotte, quindi non occupano molta area dello stampo e sono economici da fabbricare. Il basso consumo energetico aiuta a ridurre la dissipazione di calore, ad allungare la durata della batteria e ad aumentare l'affidabilità del dispositivo. N° de réf. du vendeur 9786206245759
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IMPLEMENTAZIONE DI UN'ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI
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Taschenbuch. Etat : Neu. IMPLEMENTAZIONE DI UN'ARCHITETTURA CORE RISC A 32 BIT AD ALTE PRESTAZIONI | Chandra Shaker Arrabotu (u. a.) | Taschenbuch | Italienisch | 2023 | Edizioni Sapienza | EAN 9786206245759 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu. N° de réf. du vendeur 127262016
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