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Processore RISC dual core con hardware configurabile tramite VERILOG (Paperback)

Nishant Kumar

Edit� par Edizioni Sapienza, 2025

ISBN 10 : 6209233252 ISBN 13 : 9786209233258

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Paperback. Etat : new. Paperback. Questo libro propone la progettazione e l'architettura di un processore dual-core in pipeline dinamicamente scalabile. La metodologia di progettazione consiste nella fusione dei due processori, in cui due core indipendenti possono trasformarsi dinamicamente in un'unita di elaborazione piu grande, oppure possono essere utilizzati come elementi di elaborazione distinti per ottenere elevate prestazioni sequenziali e parallele. Il processore offre due modalita di esecuzione. La modalita 1 e una modalita multiprogrammazione per l'esecuzione di flussi di istruzioni con larghezza di dati inferiore, ovvero ogni core puo eseguire operazioni a 16 bit individualmente. In questa modalita le prestazioni sono migliorate grazie all'esecuzione parallela delle istruzioni in entrambi i core, a scapito dell'area. Nella modalita 2, entrambi i core di elaborazione sono accoppiati e si comportano come un'unica unita di elaborazione con larghezza di dati elevata, ovvero possono eseguire operazioni a 32 bit. Per realizzare questa modalita e necessaria una comunicazione aggiuntiva tra i core. La modalita puo cambiare dinamicamente; pertanto, questo processore puo fornire multifunzionalita con un unico design. La progettazione e la verifica del processore sono state eseguite con successo utilizzando Verilog sulla piattaforma Xilinx 14.1. Il processore e stato verificato sia in simulazione che in sintesi con l'aiuto di programmi di test. This item is printed on demand. Shipping may be from multiple locations in the US or from the UK, depending on stock availability. N� de r�f. du vendeur 9786209233258

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Processore RISC dual core con hardware configurabile tramite VERILOG

Nishant Kumar

Edit� par Edizioni Sapienza Nov 2025, 2025

ISBN 10 : 6209233252 ISBN 13 : 9786209233258

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Kumar, Nishant; Aggrawal, Ekta

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Paperback. Etat : new. Paperback. Questo libro propone la progettazione e l'architettura di un processore dual-core in pipeline dinamicamente scalabile. La metodologia di progettazione consiste nella fusione dei due processori, in cui due core indipendenti possono trasformarsi dinamicamente in un'unita di elaborazione piu grande, oppure possono essere utilizzati come elementi di elaborazione distinti per ottenere elevate prestazioni sequenziali e parallele. Il processore offre due modalita di esecuzione. La modalita 1 e una modalita multiprogrammazione per l'esecuzione di flussi di istruzioni con larghezza di dati inferiore, ovvero ogni core puo eseguire operazioni a 16 bit individualmente. In questa modalita le prestazioni sono migliorate grazie all'esecuzione parallela delle istruzioni in entrambi i core, a scapito dell'area. Nella modalita 2, entrambi i core di elaborazione sono accoppiati e si comportano come un'unica unita di elaborazione con larghezza di dati elevata, ovvero possono eseguire operazioni a 32 bit. Per realizzare questa modalita e necessaria una comunicazione aggiuntiva tra i core. La modalita puo cambiare dinamicamente; pertanto, questo processore puo fornire multifunzionalita con un unico design. La progettazione e la verifica del processore sono state eseguite con successo utilizzando Verilog sulla piattaforma Xilinx 14.1. Il processore e stato verificato sia in simulazione che in sintesi con l'aiuto di programmi di test. This item is printed on demand. Shipping may be from our UK warehouse or from our Australian or US warehouses, depending on stock availability. N� de r�f. du vendeur 9786209233258

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Edit� par Edizioni Sapienza Nov 2025, 2025

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Taschenbuch. Etat : Neu. This item is printed on demand - Print on Demand Titel. Neuware -Questo libro propone la progettazione e l'architettura di un processore dual-core in pipeline dinamicamente scalabile. La metodologia di progettazione consiste nella fusione dei due processori, in cui due core indipendenti possono trasformarsi dinamicamente in un'unit� di elaborazione pi� grande, oppure possono essere utilizzati come elementi di elaborazione distinti per ottenere elevate prestazioni sequenziali e parallele. Il processore offre due modalit� di esecuzione. La modalit� 1 � una modalit� multiprogrammazione per l'esecuzione di flussi di istruzioni con larghezza di dati inferiore, ovvero ogni core pu� eseguire operazioni a 16 bit individualmente. In questa modalit� le prestazioni sono migliorate grazie all'esecuzione parallela delle istruzioni in entrambi i core, a scapito dell'area. Nella modalit� 2, entrambi i core di elaborazione sono accoppiati e si comportano come un'unica unit� di elaborazione con larghezza di dati elevata, ovvero possono eseguire operazioni a 32 bit. Per realizzare questa modalit� � necessaria una comunicazione aggiuntiva tra i core. La modalit� pu� cambiare dinamicamente; pertanto, questo processore pu� fornire multifunzionalit� con un unico design. La progettazione e la verifica del processore sono state eseguite con successo utilizzando Verilog sulla piattaforma Xilinx 14.1. Il processore � stato verificato sia in simulazione che in sintesi con l'aiuto di programmi di test.VDM Verlag, Dudweiler Landstra�e 99, 66123 Saarbr�cken 68 pp. Italienisch. N� de r�f. du vendeur 9786209233258

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