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Synopsis
La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unità di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiché le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocità ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro è rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione.
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Verilog HDL per hardware di IA
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Verilog HDL per hardware di IA
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Verilog HDL per hardware di IA (Paperback)
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Paperback. Etat : new. Paperback. La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unita di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiche le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocita ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro e rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione. This item is printed on demand. Shipping may be from multiple locations in the US or from the UK, depending on stock availability. N° de réf. du vendeur 9786630012460
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Verilog HDL per hardware di IA (Italian Edition)
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Verilog HDL per hardware di IA
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Edizioni Sapienza Sep 2026, 2026
ISBN 10 : 6630012461
ISBN 13 : 9786630012460
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Verilog HDL per hardware di IA : Progettazione di un motore MAC per l'accelerazione delle reti neurali
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Taschenbuch. Etat : Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unità di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiché le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocità ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro è rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione. N° de réf. du vendeur 9786630012460
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Verilog HDL per hardware di IA (Paperback)
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Paperback. Etat : new. Paperback. La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unita di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiche le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocita ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro e rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione. This item is printed on demand. Shipping may be from our Sydney, NSW warehouse or from our UK or US warehouse, depending on stock availability. N° de réf. du vendeur 9786630012460
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Verilog HDL per hardware di IA (Paperback)
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Paperback. Etat : new. Paperback. La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unita di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiche le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocita ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro e rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione. This item is printed on demand. Shipping may be from our UK warehouse or from our Australian or US warehouses, depending on stock availability. N° de réf. du vendeur 9786630012460
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Verilog HDL per hardware di IA
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Edizioni Sapienza Sep 2026, 2026
ISBN 10 : 6630012461
ISBN 13 : 9786630012460
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Taschenbuch. Etat : Neu. This item is printed on demand - Print on Demand Titel. Neuware -La rapida crescita dell'Intelligenza Artificiale (IA), delle Reti Neurali Artificiali (ANN) e delle Reti Neurali Profonde (DNN) ha generato una forte domanda di acceleratori hardware ad alte prestazioni, a basso consumo energetico ed efficienti. Le moderne applicazioni delle reti neurali comportano un gran numero di operazioni computazionali, in cui l'unità di moltiplicazione-accumulazione (MAC) svolge un ruolo fondamentale nell'esecuzione dei processi di moltiplicazione e accumulazione. Poiché le operazioni MAC dominano i calcoli delle reti neurali, l'ottimizzazione dell'architettura MAC migliora direttamente le prestazioni complessive degli acceleratori di IA. Questo libro presenta la progettazione e l'implementazione su FPGA di un'architettura MAC in pipeline ad alta velocità ed efficiente in termini di area per l'accelerazione delle reti neurali utilizzando il linguaggio Verilog HDL. L'architettura proposta integra un moltiplicatore Vedic per la generazione veloce e parallela di prodotti parziali e un sommatore con selezione del riporto della radice quadrata (SQRT-CSLA) basato su un convertitore da binario a Excess-1 (BEC) per un accumulo efficiente. Questo lavoro è rivolto a studenti, ricercatori, progettisti di FPGA e professionisti del settore VLSI interessati allo sviluppo di soluzioni hardware efficienti per le applicazioni di IA e deep learning di prossima generazione. 60 pp. Italienisch. N° de réf. du vendeur 9786630012460
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Verilog HDL per hardware di IA | Progettazione di un motore MAC per l'accelerazione delle reti neurali
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Taschenbuch. Etat : Neu. Verilog HDL per hardware di IA | Progettazione di un motore MAC per l'accelerazione delle reti neurali | Anil Kumar Sahu (u. a.) | Taschenbuch | Italienisch | 2026 | Edizioni Sapienza | EAN 9786630012460 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu Print on Demand. N° de réf. du vendeur 136878204
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