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Low-Power High-Speed ADCs for Nanometer CMOS Integration - Couverture souple
Livre 12 sur 124: Analog Circuits and Signal Processing
Synopsis
This text is about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes.
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This text is about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes.
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Low-Power High-Speed ADCs for Nanometer CMOS Integration (eng)
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Low-Power High-Speed ADCs for Nanometer CMOS Integration
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Springer Netherlands, Springer Netherlands Nov 2010, 2010
ISBN 10 : 9048178851
ISBN 13 : 9789048178858
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Taschenbuch. Etat : Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Low-Power High-Speed ADCs for Nanometer CMOS Integrationis about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption for a given speed and resolution than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes. A phase lock loop (PLL) clock multiplier has also been designed using new circuit techniques and successfully tested. 1) A 1.2V, 52mW, 210MS/s 10-bit two-step ADC in 130nm CMOS occupying 0.38mm2. Using offset canceling comparators and capacitor networks implemented with small value interconnect capacitors to replace resistor ladder/multiplexer in conventional sub-ranging ADCs, it achieves 74dB SFDR for 10MHz and 71dB SFDR for 100MHz input.2) A 32mW, 1.25GS/s 6-bit ADC with 2.5GHz internal clock in 130nm CMOS. A new type of architecture that combines flash and SAR enables the lowest power consumption, 6-bit >1GS/s ADC reported to date. This design can be a drop-in replacement for existing flash ADCs since it does require any post-processing or calibration step and has the same latency as flash. 3) A 0.4ps-rms-jitter (integrated from 3kHz to 300MHz offset for >2.5GHz) 1-3GHz tunable, phase-noise programmable clock-multiplier PLL for generating sampling clock to the SAR ADC. A new loop filter structure enables phase error preamplification to lower PLL in-band noise without increasing loop filter capacitor size. 112 pp. Englisch. N° de réf. du vendeur 9789048178858
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Low-Power High-Speed ADCs for Nanometer CMOS Integration
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Springer Netherlands, 2010
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Etat : New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Implementation detail of three state-of-the-art low-power high-performance ADC and clock multiplier PLL designs using unique architecturesConcise and graphical explanation of key points in ADC/PLL design at both architecture and circuit level. N° de réf. du vendeur 5821720
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Low-Power High-Speed ADCs for Nanometer CMOS Integration
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Low-Power High-Speed ADCs for Nanometer CMOS Integration (Analog Circuits and Signal Processing)
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Low-Power High-Speed ADCs for Nanometer CMOS Integration
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Taschenbuch. Etat : Neu. Druck auf Anfrage Neuware - Printed after ordering - Low-Power High-Speed ADCs for Nanometer CMOS Integrationis about the design and implementation of ADC in nanometer CMOS processes that achieve lower power consumption for a given speed and resolution than previous designs, through architectural and circuit innovations that take advantage of unique features of nanometer CMOS processes. A phase lock loop (PLL) clock multiplier has also been designed using new circuit techniques and successfully tested. 1) A 1.2V, 52mW, 210MS/s 10-bit two-step ADC in 130nm CMOS occupying 0.38mm2. Using offset canceling comparators and capacitor networks implemented with small value interconnect capacitors to replace resistor ladder/multiplexer in conventional sub-ranging ADCs, it achieves 74dB SFDR for 10MHz and 71dB SFDR for 100MHz input.2) A 32mW, 1.25GS/s 6-bit ADC with 2.5GHz internal clock in 130nm CMOS. A new type of architecture that combines flash and SAR enables the lowest power consumption, 6-bit >1GS/s ADC reported to date. This design can be a drop-in replacement for existing flash ADCs since it does require any post-processing or calibration step and has the same latency as flash. 3) A 0.4ps-rms-jitter (integrated from 3kHz to 300MHz offset for >2.5GHz) 1-3GHz tunable, phase-noise programmable clock-multiplier PLL for generating sampling clock to the SAR ADC. A new loop filter structure enables phase error preamplification to lower PLL in-band noise without increasing loop filter capacitor size. N° de réf. du vendeur 9789048178858
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Low-Power High-Speed ADCs for Nanometer CMOS Integration
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Low-Power High-Speed ADCs for Nanometer CMOS Integration (Analog Circuits and Signal Processing)
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Paperback. Etat : Brand New. 108 pages. 9.00x6.00x0.26 inches. In Stock. N° de réf. du vendeur x-9048178851
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