Conception numérique de SDRAM sur Verilog

Abhishek Kumar

ISBN 10: 6205313812 / ISBN 13: 9786205313817

Edité par Editions Notre Savoir Okt 2022, 2022

A propos de cet article

This item is printed on demand - it takes 3-4 days longer - Neuware -Concevoir une mémoire dynamique synchrone à accès aléatoire (SDRAM) de 8 MB x 16 x 4-BAnk (512 MB) en utilisant le langage de description du matériel Verilog, qui peut être utilisé dans n'importe quelle application basée sur la mémoire. Aujourd'hui, les ordinateurs, ainsi que d'autres systèmes électroniques qui nécessitent de grandes quantités de mémoire, utilisent des DRAM pour la mémoire de base. En raison de la structure unique des cellules de transistor de la DRAM, des réseaux de mémoire extrêmement denses peuvent être construits dans un seul dispositif occupant un encombrement relativement faible. La DRAM conventionnelle est contrôlée de manière asynchrone, ce qui oblige le concepteur du système à insérer manuellement les états de veille pour répondre aux spécifications du dispositif. La synchronisation dépend de la vitesse de la DRAM et est indépendante de la vitesse du bus système. Cesont ces limitations de la synchronisation qui ont conduit au développement de la SDRAM. La SDRAM est en grande partie une DRAM rapide avec une interface synchrone à grande vitesse. Les signaux d'entrée/sortie et de contrôleur sont synchronisés avec une horloge externe, ce qui offre de nouvelles options au concepteur. Des circuits d'interface simplifiés et un débit de données élevé peuvent être obtenus en utilisant la SDRAM par rapport à la DRAM conventionnelle. 52 pp. Französisch.

N° de réf. du vendeur 9786205313817

Détails bibliographiques

• Titre: Conception numérique de SDRAM sur Verilog
• Éditeur: Editions Notre Savoir Okt 2022
• Date de parution: 2022
• Langue: français
• ISBN à 10 chiffres: 6205313812
• ISBN à 13 chiffres: 9786205313817
• Reliure: Taschenbuch
• État de l'article: Neu