Energy Efficient and Fault-tolerant Computing : A comprehensive manual on hardware and micro-architecture techniques for fault-tolerance, low power and high performance

Jayaram Natarajan

ISBN 10: 6138916204 / ISBN 13: 9786138916208

Edité par Scholars' Press, 2019

A propos de cet article

nach der Bestellung gedruckt Neuware - Printed after ordering - One of the challenges faced today in the design of microprocessors is to obtain energy efficiency, speed and reliability at the same time with technology scaling, in the face of extreme process variations. The variation in delay behavior of the same design within-die and die-to-die increases significantly at technology nodes below 10nm. In addition, timing variations during chip operation occur due to dynamically changing factors like workload, temperature, aging. To guarantee lifetime operational correctness under timing uncertainties, safety margins in the form of one-time worst-case guard-bands are incorporated into the design resulting in energy-speed inefficiencies. This book does literature survey of the digital design and micro-architectural techniques in literature to tackle the above challenges. Two methods are described in detail (1) A low cost post-manufacturing self-testing and speed-tuning methodology to top-up speed coverage and find the maximum reliable clock frequency of each processor pipeline in a multi-processor system (2) Design and operation of a novel timing variation tolerant pipeline design, which eliminates the need to incorporate timing safety margins. N° de réf. du vendeur 9786138916208

Détails bibliographiques

Titre : Energy Efficient and Fault-tolerant ...

Éditeur : Scholars' Press

Date d'édition : 2019

Reliure : Taschenbuch

Etat : Neu

A propos de ce titre

Synopsis :

L'un des défis rencontrés aujourd'hui dans la conception des microprocesseurs est d'obtenir l'efficacité énergétique, la vitesse et la fiabilité en même temps avec la mise à l'échelle de la technologie, face aux variations extrêmes des processus. La variation du comportement de retard de la même conception à l'intérieur de la matrice et du die-to-die augmente considérablement aux nœuds technologiques inférieurs à 10 nm. En outre, les variations de synchronisation pendant le fonctionnement de la puce se produisent en raison de facteurs dynamiques tels que la charge de travail, la température, le vieillissement. Pour garantir l'exactitude opérationnelle à vie dans les incertitudes de synchronisation, des marges de sécurité sous la forme de bandes de protection ponctuelles sont incorporées dans la conception, ce qui entraîne des inefficacités de vitesse énergétique. Ce livre fait une enquête littéraire sur la conception numérique et les techniques micro-architecturales dans la littérature pour relever les défis ci-dessus. Deux méthodes sont décrites en détail (1) Une méthodologie d'auto-test et de réglage de la vitesse de post-fabrication à faible coût pour une couverture de vitesse de recharge et trouver la fréquence d'horloge maximale fiable de chaque pipeline de processeur dans un système multiprocesseur. (2) Conception et fonctionnement d'une nouvelle conception de pipeline tolérante à la variation de synchronisation, ce qui élimine le besoin d'incorporer des marges de sécurité de synchronisation.