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bit serial implementation aes encryption de weber raphael (4 résultats)
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Ajouter au panierTaschenbuch. Etat : Neu. A Bit-Serial Implementation of the AES Encryption Algorithm | Implementation and Space Optimization of the Advanced Encryption Standard for a Bit-Serial Fully Pipelined Architecture | Raphael Weber | Taschenbuch | Englisch | VDM Verlag Dr. Müller | EAN 9783639327137 | Verantwortliche Person für die EU: preigu GmbH & Co. KG, Lengericher Landstr. 19, 49078 Osnabrück, mail[at]preigu[dot]de | Anbieter: preigu.
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A Bit-Serial Implementation of the AES Encryption Algorithm: Implementation and Space Optimization of the Advanced Encryption Standard for a Bit-Serial Fully Pipelined Architecture
Vendeur : Mispah books, Redhill, SURRE, Royaume-Uni
Évaluation du vendeur 4 sur 5 étoiles
EUR 121,99
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Ajouter au panierKartoniert / Broschiert. Etat : New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Autor/Autorin: Weber RaphaelRaphael Weber is a research assistant at the OFFIS institute for information technology in Oldenburg, Germany. He studied computer science with minor in mechanical engineering at the University of Paderborn where he c.
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A Bit-Serial Implementation of the AES Encryption Algorithm : Implementation and Space Optimization of the Advanced Encryption Standard for a Bit-Serial Fully Pipelined Architecture
Vendeur : AHA-BUCH GmbH, Einbeck, Allemagne
Évaluation du vendeur 5 sur 5 étoiles
EUR 49,59
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Expédition depuis Allemagne vers Etats-UnisQuantité disponible : 2 disponible(s)
Ajouter au panierTaschenbuch. Etat : Neu. nach der Bestellung gedruckt Neuware - Printed after ordering - In this work we describe how to implement the Advanced Encryption Standard (AES) for a bit-serial fully pipelined architecture. This is possible through a requirements analysis and extension of the architecture. For the AES design, we rely on a high level synthesis tool to automatically generate the AES algorithm's elements. In addition to the implementation of the AES cipher, we describe a low- level space optimization approach to reduce the hardware utilization of our AES design. This involves a register transfer level analysis of the architecture's operators. The resulting correctly operating AES implementation was shrunk by about 25% through our optimization.
