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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Vendeur : BOOKWEST, Phoenix, AZ, Etats-Unis
Évaluation du vendeur 4 sur 5 étoiles
EUR 77,31
EUR 4,31 expédition vers Etats-UnisQuantité disponible : 1 disponible(s)
Ajouter au panierHardcover. Etat : New. US SELLER SHIPS FAST FROM USA.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science)
Vendeur : Lucky's Textbooks, Dallas, TX, Etats-Unis
Évaluation du vendeur 5 sur 5 étoiles
EUR 103,14
EUR 3,44 expédition vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for Vlsi Circuit Testing
Vendeur : GreatBookPrices, Columbia, MD, Etats-Unis
Évaluation du vendeur 5 sur 5 étoiles
EUR 104,67
EUR 2,28 expédition vers Etats-UnisQuantité disponible : 15 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Vendeur : Lucky's Textbooks, Dallas, TX, Etats-Unis
Évaluation du vendeur 5 sur 5 étoiles
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EUR 3,44 expédition vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for Vlsi Circuit Testing
Vendeur : GreatBookPricesUK, Woodford Green, Royaume-Uni
Évaluation du vendeur 5 sur 5 étoiles
EUR 106,27
EUR 17,02 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science)
Vendeur : Ria Christie Collections, Uxbridge, Royaume-Uni
Évaluation du vendeur 5 sur 5 étoiles
EUR 110,04
EUR 13,60 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for Vlsi Circuit Testing
Vendeur : GreatBookPrices, Columbia, MD, Etats-Unis
Évaluation du vendeur 5 sur 5 étoiles
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EUR 2,28 expédition vers Etats-UnisQuantité disponible : 15 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science, 89)
Vendeur : Ria Christie Collections, Uxbridge, Royaume-Uni
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EUR 13,60 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Books Puddle, New York, NY, Etats-Unis
Évaluation du vendeur 4 sur 5 étoiles
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EUR 3,44 expédition vers Etats-UnisQuantité disponible : 4 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Books Puddle, New York, NY, Etats-Unis
Évaluation du vendeur 4 sur 5 étoiles
EUR 140,04
EUR 3,44 expédition vers Etats-UnisQuantité disponible : 4 disponible(s)
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Hierarchical Modeling for Vlsi Circuit Testing
Vendeur : GreatBookPricesUK, Woodford Green, Royaume-Uni
Évaluation du vendeur 5 sur 5 étoiles
EUR 126,02
EUR 17,02 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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EUR 115,37
EUR 48,99 expédition depuis Allemagne vers Etats-UnisQuantité disponible : Plus de 20 disponibles
Ajouter au panierGebunden. Etat : New. Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated .
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EUR 95,80
EUR 70 expédition depuis Allemagne vers Etats-UnisQuantité disponible : 5 disponible(s)
Ajouter au panierTaschenbuch. Etat : Neu. Hierarchical Modeling for VLSI Circuit Testing | Debashis Bhattacharya (u. a.) | Taschenbuch | xii | Englisch | 2011 | Springer | EAN 9781461288190 | Verantwortliche Person für die EU: Springer Verlag GmbH, Tiergartenstr. 17, 69121 Heidelberg, juergen[dot]hartmann[at]springer[dot]com | Anbieter: preigu.
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Hierarchical Modeling for VLSI Circuit Testing (The Springer International Series in Engineering and Computer Science (89))
Vendeur : Mispah books, Redhill, SURRE, Royaume-Uni
Évaluation du vendeur 4 sur 5 étoiles
EUR 160,16
EUR 28,37 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : 1 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : AHA-BUCH GmbH, Einbeck, Allemagne
Évaluation du vendeur 5 sur 5 étoiles
EUR 158,88
EUR 62,13 expédition depuis Allemagne vers Etats-UnisQuantité disponible : 2 disponible(s)
Ajouter au panierBuch. Etat : Neu. Neuware - Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models.
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Celler Versandantiquariat, Eicklingen, Allemagne
Membre d'association : GIAQ
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EUR 16
EUR 38 expédition depuis Allemagne vers Etats-UnisQuantité disponible : 1 disponible(s)
Ajouter au panierKluwer, Boston, 1990. X, 159 pages with some graphics, hard cover----former library book in good condition- 460 Gramm.
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Hierarchical Modeling for VLSI Circuit Testing
Edité par Springer, Springer Sep 2011, 2011
ISBN 10 : 1461288193 ISBN 13 : 9781461288190
Langue: anglais
Vendeur : BuchWeltWeit Ludwig Meier e.K., Bergisch Gladbach, Allemagne
Évaluation du vendeur 5 sur 5 étoiles
EUR 106,99
EUR 23 expédition depuis Allemagne vers Etats-UnisQuantité disponible : 2 disponible(s)
Ajouter au panierTaschenbuch. Etat : Neu. This item is printed on demand - it takes 3-4 days longer - Neuware -Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated circuit technology. It is long been recognized that the testing prob lem can be alleviated by the use of higher-level methods in which multigate modules or cells are the primitive components in test generation; however, the development of such methods has proceeded very slowly. To be acceptable, high-level approaches should be applicable to most types of digital circuits, and should provide fault coverage comparable to that of traditional, low-level methods. The fault coverage problem has, perhaps, been the most intractable, due to continued reliance in the testing industry on the single stuck-line (SSL) fault model, which is tightly bound to the gate level of abstraction. This monograph presents a novel approach to solving the foregoing problem. It is based on the systematic use of multibit vectors rather than single bits to represent logic signals, including fault signals. A circuit is viewed as a collection of high-level components such as adders, multiplexers, and registers, interconnected by n-bit buses. To match this high-level circuit model, we introduce a high-level bus fault that, in effect, replaces a large number of SSL faults and allows them to be tested in parallel. However, by reducing the bus size from n to one, we can obtain the traditional gate-level circuit and models. 176 pp. Englisch.
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EUR 92,27
EUR 48,99 expédition depuis Allemagne vers Etats-UnisQuantité disponible : Plus de 20 disponibles
Ajouter au panierEtat : New. Dieser Artikel ist ein Print on Demand Artikel und wird nach Ihrer Bestellung fuer Sie gedruckt. Test generation is one of the most difficult tasks facing the designer of complex VLSI-based digital systems. Much of this difficulty is attributable to the almost universal use in testing of low, gate-level circuit and fault models that predate integrated .
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Majestic Books, Hounslow, Royaume-Uni
Évaluation du vendeur 4 sur 5 étoiles
EUR 149,69
EUR 7,38 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : 4 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Majestic Books, Hounslow, Royaume-Uni
Évaluation du vendeur 4 sur 5 étoiles
EUR 149,81
EUR 7,38 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : 4 disponible(s)
Ajouter au panierEtat : New. Print on Demand pp. 176 49:B&W 6.14 x 9.21 in or 234 x 156 mm (Royal 8vo) Perfect Bound on White w/Gloss Lam.
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : THE SAINT BOOKSTORE, Southport, Royaume-Uni
Évaluation du vendeur 5 sur 5 étoiles
EUR 135,13
EUR 23,21 expédition depuis Royaume-Uni vers Etats-UnisQuantité disponible : Plus de 20 disponibles
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Biblios, Frankfurt am main, HESSE, Allemagne
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EUR 150,51
EUR 9,95 expédition depuis Allemagne vers Etats-UnisQuantité disponible : 4 disponible(s)
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Hierarchical Modeling for VLSI Circuit Testing
Vendeur : Biblios, Frankfurt am main, HESSE, Allemagne
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EUR 150,67
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